近日，台積公司先進封裝技術暨服務副總經理何軍在OCP APAC Summit上發表演講，披露了台積電先進封裝最新的技術進展以及未來規劃。與外界過去兩年主要關注CoWoS產能擴張不同，這次何軍釋放出的信息實際上更加豐富。以下，是我們基於何軍這次演講的核心內容總結：

1. 已「非常接近」滿足CoWoS需求，但尚未完全實現

2. 目前擁有10家先進封裝工廠

3. 過去三年CoWoS產能每年翻番

4. 5.5倍光罩尺寸的CoWoS已實現量產，在多款AI客戶端產品中的良率超過98%

5. 14倍光罩尺寸的CoWoS將於2029年問世

6. 台積電計劃每年推出新技術

7. 去年，6微米混合鍵合間距的SoIC已實現量產，到2029年將縮小至4.5微米，用於A14芯片堆疊。SoIC可提供50倍的互連密度和5倍的能效

8. 光罩尺寸超過3倍後，所有組件的質量必須達到汽車級標準，才能保持低故障率

9. 瓶頸：未來幾年，ABF基板短缺問題將僅次於內存。目前，各公司正從多家供應商採購基板以滿足需求，而基板的熱性能和機械性能差異是一個問題

10. 通過Chiplet「智能匹配」（Smart Matchmaking）提升良率：通過將芯片與性能一致的芯片進行匹配，回收原本可能被報廢的芯片。

11. 中介層：從連接層發展到集成電壓調節器、電容器和硅光子器件。

12. 轉向並行開發：客戶芯片在測試完成前即可進入晶圓廠；供應商必須在台積電晶圓廠附近設立研發團隊，以便在量產過程中進行實時修復。

13. 提前發布系統規範：台積電將在量產前六個季度發布系統規範，以便客戶和供應商能夠就散熱、機械和功耗要求（STCO）達成一致。

接下來，我們將拆分分析以下，我們認為這個演講背後所蘊含的意義。值得一提的是，我們這個分析僅供參考，歡迎指正。

瘋狂擴產後，COWOS產能勉強跟上

過去兩年，隨着AI加速器需求持續爆發，CoWoS一度成為整個AI芯片供應鏈中最緊缺的環節之一。由於英偉達、AMD以及其他AI芯片廠商不斷將HBM與GPU、CPU或Chiplet集成到同一封裝中，先進封裝的重要性快速上升。

作為一項被廣泛使用的技術，CoWOS通過硅中介層（Silicon Interposer）把計算Die和多顆HBM放到非常接近的位置，並利用中介層內部的大量高密度金屬互連，實現計算芯片與HBM之間的高速數據交換。CoWoS也從過去相對專業的封裝技術，逐漸成為決定AI芯片出貨能力的關鍵基礎設施。面對這一輪前所未有的需求增長，台積電不得不持續加碼先進封裝產能。

從何軍此次披露的信息來看，台積電過去三年一直在以非常激進的速度擴充CoWoS產能，相關產能已經連續三年實現每年翻番。與此同時，台積電目前已經擁有10家先進封裝工廠，形成了覆蓋不同先進封裝技術和產品的製造體系。這樣的擴產速度，在半導體制造歷史上並不常見，也從側面反映出過去幾年AI芯片需求增長的強度。

更值得注意的是，持續三年的產能翻倍之後，台積電如今已經開始看到供需關係發生變化。何軍表示，目前CoWoS的供應能力已經「非常接近」客戶需求，但仍然沒有完全滿足市場。換句話說，過去一度嚴重製約AI芯片出貨的CoWoS瓶頸正在逐步緩解，但尚未真正消失。對於台積電而言，這意味着此前持續追趕需求的擴產已經取得明顯成效；而對於整個AI產業鏈來說，則意味着CoWoS正在從「最核心的產能瓶頸」逐漸進入供需趨於平衡的新階段。

但這並不意味着CoWoS的產能擴張可以就此停止。恰恰相反，AI芯片的封裝規模仍在不斷擴大，單顆產品需要集成的計算Die、HBM以及其他芯片數量持續增加，先進封裝本身也在向更大尺寸、更高密度的方向演進。因此，台積電現在面臨的已經不是簡單的「把CoWoS做得更多」，而是在繼續擴充產能的同時，不斷提升單個封裝能夠承載的芯片數量、尺寸和互連密度。也正是在這一背景下，CoWoS正在從解決「有沒有產能」的問題，進一步走向解決「如何以更高效率製造更復雜AI系統」的階段。

原來越大的光罩，面臨良率危機

隨着AI芯片算力不斷提升，CoWoS封裝的尺寸也在持續擴大，其背後的原因並不是單純追求更大的封裝，而是AI芯片本身需要集成越來越多的計算Die、Chiplet和HBM。尤其是HBM已經成為高端AI加速器的重要組成部分，計算芯片需要通過極高密度的互連與多顆HBM進行數據交換。未來隨着模型規模和算力需求繼續增長，單顆AI加速器需要的計算資源和內存帶寬都會進一步提升，這意味着必須在一個封裝中放入更多芯片，也就需要更大的硅中介層和更大的封裝面積。

因此，CoWoS實際上正在經歷一個從「小型封裝」向「超大封裝」演進的過程。何軍此次透露，台積電5.5倍光罩尺寸的CoWoS已經實現量產，在多款AI客戶產品中的良率超過98%；而到2029年，台積電還計劃進一步推出14倍光罩尺寸的CoWoS。封裝尺寸從5.5倍繼續擴大到14倍，意味着未來一個CoWoS封裝可以容納更多計算Die和HBM，從而進一步提升整個AI系統的算力和內存帶寬。

但封裝越大，製造難度也會明顯提升。因為CoWoS中包含硅中介層、HBM、計算Die、ABF載板等多個不同材料和組件，這些材料在溫度變化下的膨脹和收縮並不完全一致，封裝尺寸越大，翹曲、機械應力、散熱以及互連可靠性等問題就越容易被放大。同時，封裝中的Die和連接數量不斷增加，也意味着任何一個局部缺陷都可能影響整個產品的最終良率。因此何軍特別指出，當光罩尺寸超過3倍之後，封裝中所有組件的質量都需要達到甚至超過汽車級標準，才能將整體故障率控制在較低水平。

這也意味着，超大尺寸CoWoS已經不是單純的封裝工藝問題，而是一個系統工程。台積電一方面需要通過更嚴格的工藝控制、檢測和良率管理，確保5.5倍乃至未來14倍尺寸產品能夠穩定量產；另一方面，還需要與HBM、ABF載板、封裝材料等供應商進行協同，控制不同材料之間的熱、機械和電氣性能差異。最終目標是在封裝尺寸不斷擴大的同時，仍然維持足夠高的良率和可靠性。換句話說，CoWoS未來真正的挑戰，不只是「做得更大」，而是「在做大的同時，依然能夠穩定地做出來」。

從2.5D走向3D，SoIC要來了

如果說CoWoS解決的是如何在水平方向集成更多計算Die和HBM，那麼SoIC解決的則是如何進一步向垂直方向擴展。隨着AI芯片需要集成的計算Die、緩存和Chiplet越來越多，單純擴大CoWoS封裝面積終究會受到尺寸、功耗和信號傳輸等限制，因此先進封裝正在從2.5D走向3D。

SoIC是台積電面向3D芯片集成推出的技術，採用Hybrid Bonding（混合鍵合）實現不同Die的垂直堆疊。與CoWoS「橫向鋪開」芯片不同，SoIC是在「縱向堆疊」芯片，兩者可以進一步結合，形成2.5D+3D的異構集成架構。其優勢在於能夠縮短芯片之間的數據傳輸距離，同時提供極高的互連密度。何軍透露，SoIC的互連密度可達到傳統方案的約50倍，能效提升約5倍，這對於越來越受數據搬運和功耗限制的AI芯片尤為重要。

其中，「6微米」和「4.5微米」兩個數字尤其值得關注。台積電去年已經實現6微米Hybrid Bonding間距SoIC量產，並計劃到2029年進一步縮小至4.5微米，用於A14節點芯片堆疊。鍵合間距越小，單位面積能夠實現的互連數量就越多，也意味着3D Chiplet可以實現更高密度的集成。何軍釋放的這一信號表明，SoIC正在從先進封裝技術逐漸走向先進製程芯片架構的重要組成部分。

由此來看，CoWoS和SoIC未來並非二選一，而是分別承擔橫向和縱向擴展：前者把更多計算Die和HBM集成到一個封裝中，後者則進一步向垂直方向堆疊芯片。先進封裝正在從2.5D向2.5D+3D演進，而這也將成為AI芯片繼續提升系統性能的重要路徑。

中介層正在從「連接層」變成「功能層」

在CoWoS中，Interposer（硅中介層）過去最核心的作用，是承擔計算Die、HBM與封裝基板之間的高速連接，通過高密度佈線和TSV等結構，把原本獨立的芯片連接起來。隨着AI芯片集成的計算Die和HBM越來越多，Interposer本身也不斷擴大，互連密度持續提升，已經成為先進封裝中的關鍵基礎結構。

但隨着AI芯片功耗和數據吞吐量不斷提升，單純承擔「連接」功能的Interposer正在變得不夠用。一個明顯趨勢是，越來越多功能開始向中介層集成，例如電壓調節器和去耦電容。AI加速器需要非常大的電流，而且負載變化迅速，如果電源需要從封裝基板甚至PCB長距離傳輸到芯片，就會產生IR Drop、寄生電感等問題。將電源調節和電容進一步靠近計算Die，可以縮短供電路徑，並改善瞬態響應和電源完整性。台積電也已經在研究將MIM去耦電容集成到硅中介層中。

另一個重要方向則是硅光子。隨着AI集群規模不斷擴大，芯片之間的數據交換量越來越高，傳統電互連在帶寬、功耗和傳輸距離方面逐漸面臨限制。因此，未來的先進封裝不僅需要解決「如何高速傳電」，還需要進一步解決「如何把光連接帶到芯片附近」。如果將硅光子器件與Interposer和計算Die進一步集成，就可以縮短光電轉換和數據傳輸路徑，為Co-Packaged Optics等下一代光互連架構提供基礎。

因此，何軍此次提到的Interposer變化，實際上反映了先進封裝的一個重要趨勢：中介層正在從過去負責「連接芯片」的被動結構，逐漸變成集成連接、電源、儲能乃至光互連功能的系統級平台。隨着CoWoS繼續向更大尺寸發展，未來一個封裝內部集成的芯片越來越多，單純依靠封裝外部的電源管理和光互連已經越來越難滿足需求，Interposer本身也將承擔更多系統級功能。換句話說，先進封裝正在從「把芯片放在一起」，進一步走向「把整個系統集成到一起」。

ABF基板，成為下一個瓶頸？

隨着台積電持續擴大CoWoS產能，先進封裝供應鏈的瓶頸也正在發生轉移。何軍此次特別指出，未來幾年ABF基板的供應緊張程度可能僅次於內存，成為AI芯片供應鏈中又一個關鍵限制因素。ABF（Ajinomoto Build-up Film）基板是高端FC-BGA封裝的重要組成部分，負責將封裝內部的計算Die、HBM等芯片與外部PCB連接。隨着AI加速器的封裝尺寸、I/O數量和功耗不斷增加，對ABF基板的尺寸、層數、佈線密度以及電氣和機械性能要求也越來越高。換句話說，CoWoS封裝越大，對應需要的高端ABF基板也越複雜。

產業鏈已經開始針對這一趨勢擴充產能。ABF材料端，味之素正在繼續增加ABF薄膜供應能力，並宣佈從2026年第三季度起上調ABF價格30%，側面反映出AI封裝需求對材料端的壓力。基板製造端，日本Ibiden、台灣欣興（Unimicron）等廠商也在加碼高端IC封裝基板產能，重點瞄準AI和HPC需求。行業研究機構Counterpoint此前預計，2026年下半年全球ABF基板供應缺口約為10%，到2027年甚至可能擴大至20%，直到新增產能陸續釋放後纔有望緩解。

但ABF的問題並不只是「產能夠不夠」。目前AI芯片客戶已經開始通過多家供應商採購基板，以降低單一供應商供貨不足的風險，可是不同供應商生產的ABF基板在熱性能和機械性能方面存在差異。對於普通芯片而言，這種差異影響可能有限；但對於如今越來越大的CoWoS封裝來說，計算Die、HBM、Interposer和基板之間存在複雜的熱膨脹和機械應力關係，基板性能的細微差異都可能影響封裝翹曲、可靠性以及最終良率。因此，何軍所說的ABF瓶頸，本質上已經不只是產能問題，而是產能、材料性能和供應商一致性共同構成的系統性問題。

這也意味着，未來ABF產業鏈需要同步解決兩個問題：一方面，味之素等材料廠商以及Ibiden、欣興等基板廠商需要繼續擴充高端產能；另一方面，多供應商體系還必須建立更加統一的材料規格和質量標準，確保不同來源的基板能夠滿足超大尺寸CoWoS的要求。隨着台積電CoWoS產能連續擴張並逐漸接近需求，AI先進封裝的瓶頸正在從一家晶圓廠的產能問題，進一步向ABF材料、基板製造以及整個供應鏈的協同能力轉移。

AI時代，台積電的方法論也在改變

進入AI時代，台積電的競爭已經不只是先進製程和封裝技術本身，其背後的製造方法論也正在發生變化。何軍此次透露的幾個細節，可以看到台積電正在從過去的「單點技術迭代」，轉向更加系統化、協同化的研發和製造模式。

首先是技術迭代速度明顯加快。台積電計劃保持每年推出新技術的節奏，以持續滿足AI芯片對算力、帶寬和功耗不斷提升的需求。與此同時，台積電也開始通過Chiplet「Smart Matchmaking」提升整體良率，不再簡單地把性能不達標的Die直接報廢，而是根據不同芯片的性能特徵進行匹配，讓原本可能被淘汰的Die找到合適的組合，從「單顆Die良率」轉向「系統級良率」。

其次，研發模式正在從串行走向並行。過去通常是芯片設計完成後再進入製造和測試，但AI芯片越來越複雜，等到所有環節完成後再發現問題，代價已經太高。因此台積電允許部分客戶芯片在測試完成前就進入晶圓廠，同時要求供應商在晶圓廠附近配置研發團隊，以便量產過程中發現問題後能夠快速調整。

這種協同還進一步向前延伸。台積電計劃在量產前六個季度發布系統級規範，讓客戶和供應商提前圍繞散熱、機械性能、功耗等指標進行協同設計，也就是通過STCO（System Technology Co-Optimization）把系統級問題儘可能解決在產品量產之前。

歸根結底，AI芯片已經不再是一顆單獨的Die，而是先進製程、Chiplet、HBM、CoWoS、SoIC、基板、電源和散熱共同構成的複雜系統。台積電正在做的，就是把過去相對獨立的設計、製造、封裝和供應鏈環節連接起來，形成一種更快迭代、更早協同、更實時反饋的製造體系。這或許正是AI時代先進製造競爭的一個重要變化。